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图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;

实体Counter_VHDL
端口(数量:在std_logic_vector (0 - 3);
钟:std_logic;
负载:在std_logic;
重置:std_logic;
方向:std_logic;
输出:std_logic_vector (0 - 3));
Counter_VHDL结束;

架构Counter_VHDL的行为
临时的信号:std_logic_vector (0 - 3);
开始
过程(时钟、复位)
开始
如果重置= ' 1 '
临时< = " 0000 ";
elsif(时钟'event和时钟= ' 1 ')
如果负载= ' 1 '
临时< =数量;
elsif(负荷= = ' 0 ' ' 0 '和方向)
临时< = temp + 1;
elsif(负荷= = ' 1 ')' 0 '和方向
临时< = temp - 1;
如果;
如果;
结束过程;
输出< = temp;
端行为;