JK触发器硬件描述语言(VHDL)的源代码
这个页面的VHDL源代码覆盖JK触发器硬件描述语言(vhdl)代码。
硬件描述语言(VHDL)代码
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
实体JKFF1
端口(j, k、时钟、复位:STD_LOGIC;
问:inout STD_LOGIC);
JKFF1结束;
架构JKFF1的行为
信号div: std_logic_vector(22报纸0);
信号clkd: std_logic;
开始
过程(时钟)
开始
如果rising_edge(时钟)
div < = div + 1;
如果;
结束过程;
clkd < = div (22);
过程(clkd重置)
开始
如果(重置= ' 1 ')
Q < = ' 0 ';
elsif (clkd 'event clkd = ' 1 ')
如果(j = ' 0 '和k = 0)
Q < =问;
elsif (j = ' 0 '和k = ' 1 ')
Q < = ' 0 ';
elsif (j = ' 1 ' k = 0)
Q < = ' 1 ';
elsif (j k = ' 1 ' = ' 1 ')
Q < =不是问;
如果;
如果;
结束过程;
端行为;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
实体JKFF1
端口(j, k、时钟、复位:STD_LOGIC;
问:inout STD_LOGIC);
JKFF1结束;
架构JKFF1的行为
信号div: std_logic_vector(22报纸0);
信号clkd: std_logic;
开始
过程(时钟)
开始
如果rising_edge(时钟)
div < = div + 1;
如果;
结束过程;
clkd < = div (22);
过程(clkd重置)
开始
如果(重置= ' 1 ')
Q < = ' 0 ';
elsif (clkd 'event clkd = ' 1 ')
如果(j = ' 0 '和k = 0)
Q < =问;
elsif (j = ' 0 '和k = ' 1 ')
Q < = ' 0 ';
elsif (j = ' 1 ' k = 0)
Q < = ' 1 ';
elsif (j k = ' 1 ' = ' 1 ')
Q < =不是问;
如果;
如果;
结束过程;
端行为;
硬件描述语言(VHDL)的有用链接代码
参考以及链接后左侧面板上提到的有用的VHDL代码。
D触发器
T触发器
阅读写内存
4 x1 MUX
4位二进制计数器
Radix4蝴蝶
16 qam调制
2位并行串行
射频和无线教程
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