2 - 4译码器HDL Verilog代码
这个页面的verilog源代码里涵盖了HDL代码2 - 4译码器用verilog编程语言。
象征
图1描绘了2 - 4译码器原理图符号和下面的真值表是一样的。
真值表
| E | Sel1 | Sel0 | Y3 | Y2 | 日元 | Y0 |
|---|---|---|---|---|---|---|
| 1 | 0 | 0 | 0 | 0 | 0 | 1 |
| 1 | 0 | 1 | 0 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 | 0 | 0 | 0 |
| 0 | X | X | 0 | 0 | 0 | 0 |
Verilog代码
模块dec2_4 (a, b, en, y0, y1, y2, y3)
输入a、b在;
输出y0, y1, y2、y3;
分配y0 =(~)和(~ b)和en;
分配日元= & b & en (~);
分配y2 = & ~ (b)和en;
分配y3 = & b & en;
终端模块
输入a、b在;
输出y0, y1, y2、y3;
分配y0 =(~)和(~ b)和en;
分配日元= & b & en (~);
分配y2 = & ~ (b)和en;
分配y3 = & b & en;
终端模块
仿真结果
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