8 - 3编码器HDL Verilog代码
这个页面的verilog源代码里涵盖了HDL代码8 - 3编码器与优先用verilog。
真值表和示意图
以下是事实表和8 - 3平价编码器的示意图。
| 在 | I7 | 16 | I5 | 预告 | I3 | I2 | I1 | I0 | Z2 | Z1 | Z0 | enx | V |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 1 | X | X | X | X | X | X | X | X | 1 | 1 | 1 | 1 | 1 |
| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | X | 1 | 1 | 0 | 0 | 1 |
| 0 | 1 | 1 | 1 | 1 | 1 | 0 | X | X | 1 | 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 | 1 | 0 | X | X | X | 1 | 0 | 0 | 0 | 1 |
| 0 | 1 | 1 | 1 | 0 | X | X | X | X | 0 | 1 | 1 | 0 | 1 |
| 0 | 1 | 1 | 0 | X | X | X | X | X | 0 | 1 | 0 | 0 | 1 |
| 0 | 1 | 0 | X | X | X | X | X | X | 0 | 0 | 1 | 0 | 1 |
| 0 | 0 | X | X | X | X | X | X | X | 0 | 0 | 0 | 0 | 1 |
Verilog代码
模块enc8_3(我在y v);
输入[7:0]我;
输入在;
v输出;
输出y (2:0);
sig y;sig v;
我总是@ (en)
开始
如果(en = = 0)
v = 0;
其他的
v = 1;
结束
如果(我[7]= = 1 & en = = 1) y = 3�b111;
else if(我[6]= = 1 & en = = 1) y = 3�b110;
else if(我[5]= = 1 & en = = 1) y = 3�b101;
else if(我[4]= = 1 & en = = 1) y = 3�b100;
else if(我[3]= = 1 & en = = 1) y = 3�b011;
else if(我[2]= = 1 & en = = 1) y = 3�b010;
else if(我[1]= = 1 & en = = 1) y = 3�b001;
else if ([0] = = 1 & en = = 1) y = 3�b000;
其他y = 3�b000;
结束
终端模块
仿真结果
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