D触发器没有重置
这一页封面D触发器没有重置与象征,verilog代码、试验台模拟和RTL示意图。
象征
Verilog代码
模块d_flip_flop (data_in data_out,时钟);
输入data_in;
输入时钟;
输出data_out;
always@ (posedge时钟)
开始
data_out < = data_in;
结束
endmodule
输入data_in;
输入时钟;
输出data_out;
always@ (posedge时钟)
开始
data_out < = data_in;
结束
endmodule
试验台
模块Tb_d_flip_flop ();
reg data_in;
reg时钟;
线data_out;
d_flip_flop UUT (.data_in (data_in),
.data_out (data_out),
.clock(时钟));
最初的开始
/ / Initiliase输入刺激
data_in = 0;
时钟= 0;
结束
总是= ~ # 100时钟时钟;
/ /刺激
最初的
开始
# 100 data_in = 1 'b0;
# 100 data_in = 1 'b1;
# 600 data_in = 1 'b0;
# 500 data_in = 1 'b1;
# 200 data_in = 1 'b0;
# 100美元停止;
结束
endmodule
reg data_in;
reg时钟;
线data_out;
d_flip_flop UUT (.data_in (data_in),
.data_out (data_out),
.clock(时钟));
最初的开始
/ / Initiliase输入刺激
data_in = 0;
时钟= 0;
结束
总是= ~ # 100时钟时钟;
/ /刺激
最初的
开始
# 100 data_in = 1 'b0;
# 100 data_in = 1 'b1;
# 600 data_in = 1 'b0;
# 500 data_in = 1 'b1;
# 200 data_in = 1 'b0;
# 100美元停止;
结束
endmodule
模拟
RTL示意图
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