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4比1多路复用器信号分离器HDL Verilog代码

这个页面的verilog源代码里涵盖了HDL代码4比1多路复用器1到4 de-multiplexer用verilog。

4比1的象征

4比1多路复用器的象征

4比1多路复用器真值表

Sel1 Sel0 Z
0 0 一个
0 1 b
1 0 c
1 1 d

4比1多路复用器Verilog代码


模块mux4_1(钱数,I1、I2 I3, s2, s1, y, en)
输入钱数,I1、I2 I3, s1, s2, en;
输出y;
assigny < = ((~ s2) & (~ s1) &en&I0) | ((~ s2) & (s1) &en&I1) | (s2 (~ s1) &en&I2) | (s2&s1&en&I3);
终端模块

仿真结果

4比1多路复用器的仿真结果

1到4 De-multiplexer象征

1到4信号分离器

1到4 De-multiplexer真值表

一个 Sel1 Sel0 Y3 Y2 日元 Y0
1 0 0 0 0 0 0 1
1 0 0 1 0 0 1 0
1 0 1 0 0 1 0 0
1 0 1 1 1 0 0 0
0 1 X X 0 0 0 0

1到4 De-multiplexer verilog代码


模块多路分配器(s1, s2,我,嗯,y0, y1, y2, y3)
输入s2, s1,我在;
输出y0, y1, y2、y3;
分配y0 = (~ s2) & (~ s1) &我在;
分配日元= (~ s2) & s1我在;
分配y2 = s2 (~ s1) & & en;
分配y3 = s1和s2我& en;
终端模块

仿真结果

1到4信号分离器仿真结果

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