一半加法器HDL Verilog代码
这个页面的verilog源代码里覆盖HDL代码加法器一半,一半substractor完整substractor用verilog。
的一半加法器真值表和下面提到的示意图(图1)。布尔表达式是:
S = (EXOR) B
C = A.B
| 输入一个 | Input-B | 信噪 | Output-C |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
一半加法器原理
一半加法器Verilog代码
模块公顷(a、b, c)
输入a、b;
输出s、c;
分配s = ^ b;
指定c = & b;
终端模块
输入a、b;
输出s、c;
分配s = ^ b;
指定c = & b;
终端模块
一半Substractor
的一半substractor真值表和下面提到的示意图(图2)。布尔表达式是:
D = (EXOR) B
Br = '。b
| 输入一个 | Input-B | Output-D | Output-Br |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 |
一半substractor示意图
一半Substractor Verilog代码
模块hs (a, b, d, br)
输入a、b;
输出d, br;
分配d = ^ b;
分配br = ~ & b;
终端模块
输入a、b;
输出d, br;
分配d = ^ b;
分配br = ~ & b;
终端模块
满Substractor
的满substractor真值表和下面提到的示意图(图3)。布尔表达式是:
D = (EXOR) B (EXOR) C
Br = '。b+ B.Cin + A'.Cin
| 输入一个 | Input-B | Input-Cin | Output-D | Output-Br |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 1 |
| 0 | 1 | 0 | 1 | 1 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 0 | 0 |
| 1 | 1 | 1 | 1 | 1 |
满substractor示意图
满Substractor Verilog代码
模块fs (a, b, c, d, br)
输入a, b, c;
输出d, br;
分配d = c b ^ ^;
分配br = ((~) & (b ^ c)) | (b和c);
终端模块
输入a, b, c;
输出d, br;
分配d = c b ^ ^;
分配br = ((~) & (b ^ c)) | (b和c);
终端模块
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