完整的加法器HDL Verilog代码
这个页面的verilog源代码里涵盖了HDL代码完整的加法器用verilog。
象征
真值表
| 输入一个 | Input-b | Input-cin | Output-SUM | Output-Cout |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
完整的加法器Verilog代码
模块fulladder (a, b, c, s, cout)
输入a, b, c;
输出,cout;
分配s = c b ^ ^;
分配cout = a和b和c;
终端模块
仿真结果
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