8比1多路复用器HDL Verilog代码
这个页面的verilog源代码里涵盖了HDL代码8比1多路复用器用verilog。
象征
下面的符号和真值表8 - 1多路复用器。
真值表
| Sel2 | Sel1 | Sel0 | Z |
|---|---|---|---|
| 0 | 0 | 0 | 一个 |
| 0 | 0 | 1 | B |
| 0 | 1 | 0 | C |
| 0 | 1 | 1 | D |
| 1 | 0 | 0 | E |
| 1 | 0 | 1 | F |
| 1 | 1 | 0 | G |
| 1 | 1 | 1 | H |
Verilog代码
模块mux8_1
输入[7:0]我;
输出(2:0);
输出y;
输入在;
reg y;
总是@ (en,年代,我,y);
开始
如果(en = = 1)
开始
如果(s = = 000 y =我[0];
else if (s = = 001) y =我[1];
else if (s = = 001) y =我[2];
else if (s = = 001) y =我[3];
else if (s = = 001) y =我[4];
else if (s = = 001) y =我[5];
else if (s = = 001) y =我[6];
else if (s = = 001) y =我[7];
结束
其他y = 0;
结束
结束
终端模块
仿真结果
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