所有逻辑门HDL Verilog代码
这个页面的verilog源代码里涵盖了所有的HDL代码逻辑门用verilog。
真值表与符号
Verilog代码
模块allgate (a, b, y);
输入a、b;
输出[1:6]y;
分配y [1] = & b;
分配y [2] = | b,
分配y [3] = ~
分配y [4] = ~ (a和b),
分配y [5] = ~ | (b),
分配y [6] = ^ b;
终端模块
输入a、b;
输出[1:6]y;
分配y [1] = & b;
分配y [2] = | b,
分配y [3] = ~
分配y [4] = ~ (a和b),
分配y [5] = ~ | (b),
分配y [6] = ^ b;
终端模块
•项目合成后创建一个试验台,负载的输入。
•强调tbw文件,点击进入Modelsim模拟行为模型。
•现在单击波形和缩放来查看结果。
仿真结果
射频和无线教程
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